基于FPGA的超聲波氣體流量計中AGC的實(shí)現

    1 引言

    超聲波流量計是一種新興的工業(yè)產(chǎn)品，具有無(wú)阻擋體，無(wú)可動(dòng)件，無(wú)壓損，無(wú)示值漂移，適用于大口徑管道測量，測量精確度高，重復性強，量程比寬，可承受工作壓力高，可測多相流，不受氣體溫度、壓力、組成等變化的影響、易于實(shí)現數字通信等優(yōu)點(diǎn)[1]。為減小甚至避免流速分布對流量計精度帶來(lái)的影響，超聲波流量計采用多聲道超聲波的測量方式[2]。

    對于多聲路超聲波流量計，發(fā)射和接收電路是公用的，通過(guò)傳感器切換電路測量轉換各個(gè)聲路順流和逆流傳播時(shí)間，但由于各個(gè)聲路的長(cháng)度不同，傳感器的特性存在差異，每次測量的接收信號大小也不同，并且強度也不穩定。因此，要實(shí)現超聲波信號的精確測量，必須根據接收信號的強度自動(dòng)調節接收電路增益，而且要單獨控制每個(gè)方向上的增益。為實(shí)現高精度的測量，在信號到達檢測電路之前必須使信號穩定可靠。為此，信號處理要采用自動(dòng)增益控制放大器[3-4]。

    2 自動(dòng)增益控制AGC

    自動(dòng)增益控制AGC（AutomaticGainControl）是一種在輸入信號幅度變化很大的情況下，使輸出信號幅度保持恒定或僅在較小的范圍內變化的自動(dòng)增益控制環(huán)路，即當輸入信號很弱時(shí)，自動(dòng)增益控制電路的增益較大，自動(dòng)增益控制電路不起作用；當輸入信號很強時(shí)，自動(dòng)增益控制電路進(jìn)行控制使增益減小。這樣，當輸入信號強度變化時(shí)，輸出端的信號電壓或功率基本不變或保持恒定。

    信號傳輸過(guò)程中，隨著(zhù)傳輸距離的變化及其他因素的影響，信號在空間傳播過(guò)程中存在明顯衰落，在接收機輸入端的信號強度有很大變化。因此在接收機前端必須加一個(gè)幅度控制系統，自動(dòng)增益控制環(huán)路是信號傳輸中必不可少的。

    數字AGC精度高、適應性好、體積小、可靠性高，因此受到廣大設計人員的關(guān)注。圖1為數字AGC框圖。

圖1 數字AGC框圖

    3 數字AGC的設計

    數字AGC系統組成包括A/D轉換器（ADC）、現場(chǎng)可編程門(mén)陣列（FPGA）、可編程只讀存儲器（PROM），如圖2所示。

圖2 系統組成框圖

    3.1 FPGA選型簡(jiǎn)介

    該設計采用Altera公司的ACEX系列FPGA器件EP1K30TC144-3作為核心控制器，其特點(diǎn)是：高密集型；適合大容量應用的低成本可編程結構；多電平標準系統，其I/O接口可驅動(dòng)2.5V和3.3V器件或被5V器件驅動(dòng)；靈活的內部連接；強大的I/O接口，對于每個(gè)I/O接口有獨立的三態(tài)輸出控制使能，對于每個(gè)I/O接口都有開(kāi)漏輸出選擇。

    EP1K30TC144-3型FPGA滿(mǎn)足該系統設計要求，30000個(gè)邏輯門(mén)適合于數字系統設計所需的邏輯門(mén)數量；多電平標準簡(jiǎn)化了FPGA與外部電路的接口；102個(gè)功能強大的I/O接口方便了FPGA外圍電路設計；JATG邊界掃描功能為系統開(kāi)發(fā)與完善提供了很大的方便。

    3.2 FPGA內部設計

    該設計主要由乘法器、門(mén)限判決、寄存器、加/減計數器4個(gè)模塊組成，實(shí)現40dB動(dòng)態(tài)范圍的控制。FPGA內部框圖如圖3所示[5-6]。

圖3 FPGA內部框圖

    經(jīng)A/D采樣后的信號x（n）進(jìn)入FPGA進(jìn)行處理。x（n）首先進(jìn)入乘法器模塊與可控增益因子k（n）相乘，然后分成兩路。一路作為調整增益后的AGC輸出y（n）；另一路送入門(mén)限判決模塊。門(mén)限判別模塊包括門(mén)限判決器和增益查找表，門(mén)限判決器內設有高低2個(gè)門(mén)限，當輸入包絡(luò )信號電平大于高門(mén)限時(shí)，則認為輸入信號過(guò)大，應調整增益控制因子k（n）減��；當輸入包絡(luò )信號電平小于低門(mén)限時(shí)，則認為輸入信號過(guò)小，應調整增益控制因子k（n）增加。對于增加或減少的步進(jìn)量g（n）則從增益查找表中得到。加/減計數器模塊根據查找表得到的步進(jìn)因子g（n）及門(mén)限判決模塊提供的計數方向w（n）來(lái)調整增益控制因子的。

    3.2.1 門(mén)限判決模塊

    門(mén)限判決模塊用于限制加/減計數器控制信號的波動(dòng)，防止環(huán)路振蕩，其內設高低2個(gè)門(mén)限之間的范圍即為AGC輸出信號的波動(dòng)范圍。為防止AGC發(fā)生振蕩，該范圍應該在滿(mǎn)足解調器要求的動(dòng)態(tài)范圍條件下足夠寬，而不是恒定不變的電平值。如果大于高門(mén)限，則認為信號過(guò)大，首先送給加/減計數器一個(gè)向下計數的信號，然后根據信號的范圍從查找表中確定加/減計數器的步進(jìn)量；如果小于低門(mén)限，則認為信號過(guò)小，首先送給加/減計數器一個(gè)向上計數的信號，然后根據信號的范圍從查找表中確定加/減計數器的步進(jìn)量；如果在兩門(mén)限之間，則加/減計數器的步進(jìn)量為零。

    圖4是門(mén)限判決模塊的仿真波形。其中，clk為時(shí)鐘信號，reset為復位信號，iir_2_stage_output為濾波器的輸出信號，set_control為與門(mén)限進(jìn)行比較的信號，acc_addr為查找表地址，updn_count_out為控制加/減計數器的計數方向，dead-band_out為控制加/減計數器的計數控制信號，accelerate_gain為控制加/減計數器的計數步進(jìn)量。

圖4 門(mén)限判決模塊仿真波形

    從圖4中可以看出，當信號小于低門(mén)限7500時(shí)，dead-band_out=‘0’，updn_count_out=‘1’，控制加/減計數器向上計數，set_control遠離低門(mén)限，計數步進(jìn)量增大；當信號大于高門(mén)限10500時(shí)，deadband_out=‘0’，updn_count_out=‘0’，控制加/減計數器向下計數，set_control遠離高門(mén)限，計數步進(jìn)量增大。

    3.2.2 加/減計數器模塊[7]

    加/減計數器模塊根據輸入信號與最佳的接收信號之間的差值，對輸入信號進(jìn)行反向補償。假設輸入信號經(jīng)過(guò)一定衰減，AGC環(huán)路經(jīng)過(guò)比較可確定接收信號電平低于最佳電平。這個(gè)差值將導致計數器向上計數，增加環(huán)路增益，直到環(huán)路濾波器的輸出重新回到門(mén)限判決模塊的兩個(gè)門(mén)限之間。如果信號乘以增益后，環(huán)路濾波器的輸出信號大于門(mén)限判決模塊的高門(mén)限時(shí)，計數器向下計數，降低環(huán)路增益，直到信號重新回到可以準確解調所需的接收信號范圍。

    圖5是加/減計數器模塊的仿真波形。gain_counter_out為截位前的增益值，gain_control_out為截位后實(shí)際輸出的增益值。從圖5看出，當reset=‘1’時(shí)，計數器復位，設增益初始值gain_control_out=‘32’。而當deadband_in=‘0’，updn_count_in=‘1’，加/減計數器按步進(jìn)量accelerate_gain_in向上計數；而當deadband_in=‘0’，updn_count_in=‘0’，加/減計數器按步進(jìn)量accelerate_gain_in向下計數。計數所得的值即為輸出的增益控制因子。

圖5 加/減計數器模塊波形仿真

    4 結論

    本文實(shí)現了一種全數字AGC的設計方案。此方案可實(shí)現40dB動(dòng)態(tài)范圍的控制，并且具有控制精度高，調節速度快，調試簡(jiǎn)單，受環(huán)境影響小，穩定性和可靠性高等優(yōu)點(diǎn)。隨著(zhù)集成器件的發(fā)展，有望實(shí)現高動(dòng)態(tài)范圍的全數字AGC，以便應用到更廣闊的領(lǐng)域中。

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